動態隨機存取記憶體(DRAM)設計正走向立體(3D)堆疊架構。電子產品對尺寸及效能要求日益嚴苛，促使DRAM制造商積極采納3D堆疊與Wide I/O設計架構，以在
動態隨機存取記憶體(DRAM)產業已形成三巨頭的態勢。2013年7月31日，美國的美光(
圖1 三大DRAM公司市占率分析 資料來源：DRAMeXchange
三巨頭壟斷DRAM市場 臺DRAM業者拚轉型
過去PC當道時，大部分產能聚集于標準型DRAM。一旦PC市場蓬勃，易造成DRAM短缺，單價開始升高；此時，廠商也會開始增加產能，使得供給追上需求，但也容易導致供給失衡，使價格崩跌。隨著PC市場衰退，標準型DRAM景況愈來愈嚴峻，但是由于三大公司的寡占，供給得以控制，并維持價格的穩定與上揚。以結果而言，確實讓存活的業者受惠，卻是留給臺灣剩下不到10%的市場。臺灣的DRAM廠商紛紛退出標準型DRAM。在歷經茂德轉型為無晶圓廠(Fabless)、華邦轉型為輕晶圓廠(
臺灣的DRAM廠商雖然在利基型DRAM市場耕耘許久，但是大多著力于特殊型DRAM，出貨又以低容量產品為主。低容量記憶體的核心陣列(Core Array)在面積上所占據的比重較低，周邊電路得以沿襲舊有的設計或進行微幅的修改。長久以來，臺灣的DRAM廠商依循摩爾定律(Moore's Law)，透過導入更先進的制程技術，增加每片晶圓上的晶片數，降低單位的生產成本。只不過，先進制程的取得幾乎都是經由外部技術移轉。臺灣的DRAM廠商在低功率的制程發展與高能效的規格設計等附加價值，與三大公司相比仍有一段落差。
臺灣的DRAM產業轉型造就了獨特的DRAM無晶圓廠與晶圓代工的經營模式。因為無論制造、封裝、測試皆委由第三方，無晶圓廠的資本密集程度較低。又因為臺灣的半導體產業上、下游銜接完整，因此具有發展優勢。不過，即便是利基型產品，售價仍舊隨著時間的推移而下跌。為了維持收入，無晶圓廠必須提高現有產品的銷量、取得相稱的成本降幅，或導入利潤較高的新產品，在總量上抵消或彌補預期的售價跌幅。若要提高產品的銷量，第三方必須分配更大的產能或提高良率。DRAM晶圓代工廠因為無法自外于產業整并的影響，同時自身的財務狀況也非十分健全，通常難以保證長期的產能；因此，投入改變傳統架構的客制化DRAM的新產品開發似乎較為可行。
與終端產品應用緊密結合 客制化DRAM勢力抬頭
利基型與標準型的差異是其客制化的程度較高，因而與終端產品的結合也更緊密。譬如，行動型DRAM是按季議價接單制造，使得供給符合需求，生產行動型DRAM的廠商就能夠產生利潤。受惠于智慧型手機應用的拓展，單機搭載的行動型DRAM位元量也隨之攀升，但是三大公司在行動型DRAM的市場占有率接近100%，臺灣的DRAM廠商的影響力幾乎無足輕重。
無論是標準型或行動型DRAM，很自然地成為寡占市場上少數決定的游戲。最明顯的例子是，三大公司可以在標準正式公布之前，就開始試產與送樣，而且總能為他們所認可的標準找到客戶，并提前在其產品上的使用做設計。即便如此，三大公司也認知DRAM產業正逐漸走向客制化。換言之，DRAM廠商現在要與客戶共同開發，提供記憶體的解決方案。客制化的程度可以小到修改標準型DRAM某一個對特定應用相對重要的時序參數，大到使用矽穿孔(Through Silicon Via, TSV)的異質晶片堆疊架構，打造新的利基型DRAM。
超越摩爾定律 廠商競逐3D DRAM技術
半導體產業在預期成長趨緩、產能擴充受限、制程微縮接近極限等考量之下，超越摩爾定律，讓元件朝垂直方向整合，就變成追求的目標。
所謂的「三維(3D)整合」在形成多層的主動元件時產生許多不同的方法，這里或許可以簡單地以制作順序區分為循序式(Sequential)與并行式(Parallel)兩種。前者意指上、下層主動元件的形成是在同一晶片上循序漸進，層層累積；后者則意指上、下層主動元件的形成是各屬不同晶片分別并行，片片堆疊。它們的差異可以用上、下層主動元件的垂直距離加以區別--循序式三維整合的垂直距離小于1微米(μm)，并行式三維整合的垂直距離通常大于10微米。
循序式三維整合是單晶同質整合，因此追求裝填密度的提升若非唯一也會是它最大的訴求。并行式三維整合允許不同的制程與技術節點的晶片堆疊，可以將各自的優點結合，也就是異質整合。異質整合依技術與設備到位的情況來看，由前段制程提供者(如晶圓代工廠)向后延伸，因為可以主動地開發載具，比較容易獲得進展。由后段制程提供者(如封裝測試廠)向前延伸，因為普遍缺乏設計能力，只能被動地取得載具，因此需要較長時間發展。
DRAM核心的記憶單元將儲存
[@B]．利基型3D DRAM典范—HMC[@C] ．利基型3D DRAM典范—HMC
HMC是DRAM與邏輯晶片的異質整合，以矽穿孔垂直連線，以微凸塊(Micro Bump)接合，堆疊四或八顆做為資料儲存的DRAM晶片在一顆做為管理與介面的邏輯晶片之上。它的進展是由美光主導，如圖2所示：首先藉著第一代原型產品的概念驗證，并且在2011年9月英特爾科技論壇(Intel Developer Forum)展示，引起廣泛的注意；之后成立聯盟共同發展，公布第二代量產產品的規格書，開始試產與送樣；然后再有聯盟成員的廠商配合以現有產品做系統呈現或未來產品做規畫。
圖2 DRAM晶片堆疊過去3年的發展
．標準型DRAM堆疊遇瓶頸
標準型DRAM晶片堆疊，特別是第三代雙倍資料率記憶體(DDR3)，從2010年開始就有廠商陸續宣示已經準備就緒，但是進展卻遠不如利基型DRAM順遂。其中一個原因，可能是因為對效能的提升通常與下世代產品預期相符，例如DDR3到DDR4。在成本、技術、產業鏈等考量下，客戶寧可等待下世代產品，也不愿冒險使用。因此有些人認為標準型DRAM晶片堆疊也許要在現在DDR世代結束之后才會開始。
行動型DRAM使用的一種寬輸出/入(Wide I/O)架構，系將四條獨立的128位元200Mbit/s通道置于單一晶片上，并可以透過并行式三維整合堆疊至多四顆晶片，提高記憶容量。固態技術協會(JEDEC)在2011年9月28日頒布MO-305產品輪廓，2012年1月5日頒布JESD229規格書，確實將此一架構與介面標準化，但在少數實際產品應用卻出現無法與JEDEC標準相容的介面，如圖3所示。因為在系統上異質整合須要求DRAM晶片與邏輯晶片更密切的結合，前段的設計、制造與后段的封裝與測試技術變得環環相扣，這些需求其實都與客制化無異，標準化扮演的角色似乎也隨著DRAM產業整并而越來越弱。
圖3 三星 Wide I/O DRAM與JEDEC規范的微凸塊分配的差異
DRAM的發展趨勢--大頻寬、高能效
DRAM的發展可以從過去其資料傳輸的尖峰頻寬，與傳輸每位元所需要的能源效率的改變觀察(圖4)。隨著產品世代的更迭，DRAM為了符合效能需求提供更大的尖峰頻寬，同時也提高能源效率以維持功率中立(Power Neutrality)。行動型DRAM的功率大約1瓦(W)，繪圖型DRAM的功率大約4瓦，高效能計算(High-performance Computing, HPC)用DRAM的功率則是15瓦或更大。可以預期這個趨勢將繼續，JEDEC商定中的Wide I/O 2與高頻寬記憶體(High Bandwidth Memory, HBM)基本上都在這個能源效率擠壓在小于5pJ/b的設計空間探索，使得傳統的DRAM架構逐漸難以應付。
圖4 DRAM頻寬增加與能效提升趨勢分析
只在意核心通量(Core Throughput)的設計，會將輸出/入位元數與資料傳送率當做折衷的參數，輸出/入埠越寬或資料傳送率越高，都將增加功率消耗與晶片面積。為了維持功率中立，就要減少輸出/入電容、擺幅與資料轉變，異質整合的晶片堆疊就有這些益處。
另一方面，過去20年間DRAM核心陣列的傳播時延，受限于列線的RC時間常數，平均每年只減少不到5%。圖5顯示Wide I/O DRAM的列周期時間(Row Cycle Time, tRC)，相較于各個DDR世代，并未出現太大的改變。隨機列周期時間決定存取DRAM的潛伏(Latency)，是記憶體階層設計的重要參數。
圖5 Wide I/O DRAM與不同DDR世代的列周期時間比較
處理器晶片內嵌的最后一層快取記憶體(Last Level Cache, LLC)，通常在記憶體階層的第二或第三層，與外置的做為主記憶體的DRAM，不論是延遲或容量，在比值上都有明顯的差異(圖6)。換言之，大部分的資料被存放在速度很慢的主記憶體，這就是記憶墻(Memory Wall)的表征。近來處理器的核心數迅速增加，它們之間存在的鴻溝也越來越大。
圖6 存在目前記憶體階層的延遲時間與儲存容量鴻溝
以英特爾(Intel)的處理器為例，在短短的3年內，其最大核心數從8上升至15，因此再插入一層以分立DRAM晶片做成的快取記憶體似乎可行。這個新的快取DRAM的延遲約在10～25奈秒(
(本文作者為工研院資通所技術組長)
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